シリコンフォトニクスのサプライチェーンは急速に成熟しつつあります。フロントエンドのPICファブリケーションは、200mmおよび300mmプラットフォームの専門ファウンドリで提供されるようになりました。しかし、すべてのフォトニックICは機能的・集積可能なデバイスになるために、バックエンドウェーハレベルパッケージングが必要です。
これには、ウェーハレベルのトポグラフィへの対応、光学ファセットや導波路周辺の熱バジェット管理、ハイブリッドIII-V統合のためのレーザーキャビティ内バンプ配置が含まれます。すべて導波路性能を損なうことなく実施する必要があります。
Nanosystems JP Inc.は、PIC設計者やファブレスフォトニクス企業が必要とするpost-CMOSウェーハプロセスを専門としています：TSV（シリコン貫通電極）、RDL（再配線層）、UBM（アンダーバンプメタル）、ハンダバンプ、パッシベーション、ウェーハボンディング、DRIEキャビティ形成、光学ファセット形成。
フォトニックおよびCMOS/EICダイのフロントサイドとバックサイド両面を処理します。2.5D・3Dコパッケージドアセンブリ向けのコンパニオンCMOS/EICウェーハへのRDL・UBM処理も対応可能。すべての誘電体成膜は低温PECVD（200°C以下）を使用し、導波路・GeフォトディテクターおよびボンドしたIII-V層を保護します。
キャリアウェーハボンディング・デボンディング：バックサイド処理（薄化・TSV露出・バックサイドRDL・UBM）のため、デバイスウェーハを熱剥離またはUV剥離接着剤でテンポラリキャリアウェーハに面ダウンボンディングします。バックサイドプロセス完了後、デバイス面に残渣を残さずクリーンにデボンドします。
柔軟なTSVインテグレーション：フロントエンドファウンドリでブラインドTSVが形成済み（TSV-firstまたはTSV-middle）の場合、ウェーハ薄化とCu CMPにより埋め込みビア先端を露出させ、バックサイドRDL・UBM・バンプ工程へ進みます。ビアなしウェーハの場合、薄化後にバックサイドからTSV-lastで新規ビアを形成します。
純粋受託ファウンドリとして、最低注文数量なし・シングルウェーハエンジニアリングロットから量産ロットまで対応します。東京クリーンルームで直径200mm（8インチ）ウェーハのフルバックエンドプロセスが可能です。
フォトニックウェーハはブラインドTSV済み（TSV-firstまたはTSV-middle）で搬入される場合があります。キャリアウェーハにボンディングしてバックグラインド・Cu CMPによるTSV先端露出を実施後、バックサイドRDL・UBM・低温PCVDパッシベーション（200°C以下）・C4ハンダバンプを形成してキャリアをデボンドします。ビアなしウェーハの場合はTSV-lastで対応します。
15のバックエンドプロセスをフルフローまたは単独サービスとして提供。Nanosystems JP Inc.のプロジェクトマネージャーが一元管理します。
| プロセス | 仕様 | 材料・備考 | 主な用途 |
|---|---|---|---|
| シリコン貫通電極（TSV） | 直径5〜100 µm；深さ最大300 µm；アスペクト比 ≤10:1。TSV-last（薄化後バックサイドからエッチング・充填）およびTSV-middle対応。フロントエンドで形成済みのブラインドTSV（TSV-first・TSV-middle）も受入可能。 | Cu充填（電解めっき）；SiO₂/Si₃N₄アイソレーションライナー | 3D PIC-EIC積層、垂直I/O、CPO光エンジン |
| TSV露出（バックグラインド + CMP） | バックグラインドで目標厚さ（通常50〜150 µm）まで薄化後、Cu CMPでブラインドTSV先端を露出。テンポラリキャリアボンディング・デボンディング込み。CMP後表面粗さ <1 nm Ra。 | テンポラリ接着剤ボンド；Cu/Si/酸化膜に適合するCMPスラリー | フロントエンドのブラインドTSV露出、バックサイドRDL・バンプへの接続 |
| 再配線層（RDL） | L/S ≥ 5/5 µm（シングルレイヤー）；最大3層RDL。CuまたはAl配線。PICおよびCMOS/EICダイのフロントサイド・バックサイド両面対応。既存トポグラフィを持つウェーハへのトポ対応パターニング可能。 | ポリイミドまたはPBO誘電体；Cuシード + 電解めっき | ファンアウト配線、パッドリロケーション、PIC-EICインターポーザー配線 |
| アンダーバンプメタル（UBM） | Ti/Ni/Au、Ti/Cu/Ni/Au、またはCr/Ni/Au積層。パッドサイズ ≥ 40 µm。PICおよびCMOSダイのフロントサイド・バックサイド対応。III-Vハイブリッド統合向けレーザーキャビティ内ファインピッチUBM対応。 | Ni: 3〜10 µm（無電解または電解）；Auフラッシュ: 50〜200 nm | フリップチップUBM、レーザーアタッチパッド、EICダイUBM |
| ハンダバンプ形成（C4 / µバンプ） | バンプピッチ ≥ 100 µm（C4）；≥ 40 µm（µバンプ）。高さ 20〜80 µm。PIC上へのIII-Vレーザーダイフリップチップボンディング向けレーザーキャビティ内バンプ対応。 | SnAg、AuSn、Inベース；めっきまたは印刷 | フリップチップ実装、レーザー-PICボンディング、CPOエンジンアセンブリ |
| パッシベーション | SiO₂・Si₃N₄・ポリイミド。膜厚 0.5〜5 µm。ビア開口 ≥ 10 µm。低温PECVD（200°C以下）対応 - 導波路性能・GeフォトディテクターおよびボンドしたIII-V層の保護に必須。 | PECVD SiO₂/SiN（低温）；スピンコートポリイミド/PBO | 電気絶縁、防湿バリア、層間誘電体 |
| ウェーハボンディング | ハイブリッド（Cu-Cu + 酸化膜）、共晶（AuSn、CuSn）、ヒュージョン、SAB、陽極ボンディング。アライメント精度 ≤ 1 µm（ハイブリッド）；処理温度 RT〜400°C。 | アライメント ≤ 1 µm；ボイド面積率 <2% | PIC-EIC 3D統合、III-Vボンディング |
| キャリアウェーハボンディング・デボンディング | バックサイド処理（薄化・TSV露出・バックサイドRDL/UBM）のためのテンポラリキャリアボンディング。熱剥離またはUV剥離接着剤。デバイス面に残渣を残さずクリーンにデボンド。 | ガラスまたはSiキャリア；Brewer Science / TMAT接着剤 | フロントサイド + バックサイド両面処理フローの実現 |
| DRIE / ICP-RIEエッチング | Si Boschエッチング深さ ≤ 500 µm；側壁角度 89〜90°。キャビティ・トレンチ形成。エッジカップリング導波路向け光学ファセット形成 - 低損失バットカップリング向け平滑側壁仕上げ。 | SF₆/C₄F₈化学；SiO₂/メタルハードマスク | Vグルーブ、光学ファセット、ファイバーアライメントキャビティ、エッジカップリング |
| 光学ファセット形成 | エッジカップリングPIC向けDRIEによる光学ファセット形成。低挿入損失のための平滑側壁（<5 nm RMS）。低温PCVDまたは電子ビーム蒸着によるファセットへのAR（反射防止）コーティング成膜。 | SiNまたはSiO₂/TiO₂ ARスタック；ファセット角度制御 ±0.5° | エッジカップリング、ファイバーアレイまたはレーザーダイへのバットカップリング |
| 薄膜成膜 | スパッタリング・PECVD・ALD。金属（Ti・Cr・Ni・Cu・Au・Al）および誘電体。フォトニックウェーハ向け低温PECVD（200°C以下）によるSiO₂・SiN成膜。膜厚均一性 ≤ ±3%。 | 膜応力制御；トポ対応ステップカバレッジ | シード層、バリア層、ARコーティング、低温誘電体スタック |
| フォトリソグラフィ | コンタクト / ステッパー / 電子ビーム。解像度 ≥ 0.5 µm（ステッパー）。基板サイズ最大200 mm。ポジ・ネガレジスト；電解めっきモールド向け厚膜レジスト対応。 | コンタクト、近接、投影 | RDLパターニング、UBMリフトオフ、バンプモールド定義 |
| 電解めっき | Cu・Ni・Au・Sn・SnAg。膜厚範囲 1〜100 µm。均一性 ≤ ±5%。DC・パルス・パルスリバースモード対応。 | DCおよびパルスめっき；充填化学の最適化 | TSV充填、バンプ形成、UBMビルドアップ |
| CMP | 平坦化のための酸化膜CMP；RDLおよびTSV露出のためのCu CMP。表面粗さ <1 nm Ra。材料別スラリー選定；エンドポイント検出。 | Cu / 酸化膜 / 誘電体スラリー | 平坦化、ボンディング面前処理、TSV露出 |
| ダイシング | ブレードダイシング・ステルスレーザーダイシング。ストリート幅 ≥ 50 µm。DAFフィルム対応；チッピング ≤ 10 µm。DRIEファセット形成後のダイシングで光学ファセットを保護。 | ブレードおよびステルスレーザー；DAFフィルム | ダイ個片化、バーレベルテスト前処理 |
お客様の構造とウェーハ厚みに合わせたDRMドキュメントはご要望に応じてご提供します。
| ビア直径 | 5〜100 µm |
| 最小ピッチ（中心間） | 直径の2倍 |
| 最大アスペクト比 | 10:1 |
| 導波路からのキープアウト | ≥ 50 µm * |
| アイソレーションライナー | SiO₂ ≥ 200 nm |
| Cu充填ボイド許容値 | <5%（X線検査） |
| 対応TSVタイプ | TSV-last、-middle、露出 |
| TSV露出目標厚さ | 50〜150 µm |
* 導波路タイプと光モード閉じ込めによって異なります。プロセスエンジニアにご相談ください。ブラインドTSV（TSV-first / TSV-middle）搬入ウェーハも受入可能 - 露出・バックサイド処理を実施します。
| 最小ライン / スペース | 5 / 5 µm |
| 金属膜厚（Cu） | 3〜10 µm |
| 誘電体膜厚 | 5〜15 µm（ポリイミド） |
| ビア直径（層間） | ≥ 15 µm |
| 最大RDL層数 | 3層 |
| アライメント精度 | ≤ ±2 µm |
| UBMパッド開口 | ≥ 40 µm |
| UBM積層（フロントサイド） | Ti/Ni(5µm)/Au(50nm) |
| UBM積層（バックサイド） | Ti/Ni/Au または Cr/Ni/Au |
| C4バンプピッチ | ≥ 100 µm |
| µバンプピッチ | ≥ 40 µm |
| バンプ高さ均一性 | ±5 µm（3σ） |
| パッシベーションビア開口 | ≥ 10 µm |
| パッドへのオーバーラップ | ≥ 5 µm/辺 |
| 低温PECVD（SiO₂/SiN） | <200°C |
| ボンドアライメント（ハイブリッド） | ≤ 1 µm |
| ボンド界面ボイド面積率 | <2% |
| 表面粗さ（ボンディング用） | <0.5 nm RMS |
| キャリア接着剤タイプ | 熱剥離またはUV剥離 |
| 熱バジェット（PECVD） | ≤ 200°C |
搬入ウェーハの状態に合わせてパスを選択。どちらもフリップチップ対応の完全パッケージドフォトニックダイを実現します。
400G / 800G / 1.6T 着脱式・オンボード光モジュール。高速SerDesレーンと電力供給向けC4またはµバンプによるPIC-EICフリップチップ統合。
次世代AIスイッチおよびGPUクラスター向け光エンジンパッケージング。共通インターポーザー上のフォトニックICと電子ICのTSVベース3D積層。
コンパクトなウェーハレベルパッケージング・ファイバー対チップのVグルーブアライメント・DRIEキャビティ・環境シールを必要とするFMCW・ToF LiDAR光エンジン。
メトロ・長距離WDMネットワーク向けコヒーレントトランシーバーPIC。III-Vヘテロジニアス統合向け厳密な熱バジェット制御を伴うバックエンドパッケージング。
マイクロフルイディクス統合フォトニクスバイオセンサーチップ。光導波路センシング構造と組み合わせたサンプルフローチャネル向けDRIEキャビティ形成。
超クリーンウェーハボンディング・低損失導波路対応バックエンドプロセス・極低温グレードメタライゼーションスタックを必要とする集積量子フォトニクス回路。
TSV・TSV露出・RDL・UBM・バンプ・パッシベーション・キャリアボンディング/デボンディング・光学ファセット形成・ウェーハボンディング・DRIE・CMP・ダイシングを、Nanosystems JP Inc.のプロジェクトマネージャーが一元管理します。PICおよびCMOS/EICダイ両面処理も対応。
シングルウェーハエンジニアリングロットから量産ロットまで対応。大量生産OSATフローにコミットする前のプロトタイピングおよびプロセス開発に最適 - MOQなし、最低ロット料金なし。
レーザーキャビティ内バンプ・非標準UBM積層・カスタムDRIE光学ファセット・既存トポグラフィを持つウェーハへのトポ対応RDL。フォトニックICの要件に合わせたカスタムプロセスフローを構築します。
すべての誘電体成膜を低温PECVD（200°C以下）で提供可能。フォトニック導波路・GeフォトディテクターおよびボンドしたIII-V層が厳格な熱バジェット制約を持つことを十分に理解した上で、各プロセスステップを設計します。
東京拠点のクリーンルームで日本品質の製造管理を提供。米国・欧州・アジア各地のお客様に対して英語での技術コミュニケーションとNDA締結後の機密保護を実施します。
設計確定からウェーハ出荷まで標準リードタイム8〜11週間。クリティカルパスのプロトタイピングランには特急スケジュールも対応可能。見積もりには1営業日以内にご回答します。
詳細なプロセスフロー提案と見積もりを通常5営業日以内にご返送します。技術開示前のNDA締結も対応可能です。
sales@nanosystemsjp.co.jp · 開示前NDA対応 · 1営業日以内に回答
