PIC開発とコパッケージングの全加工工程
シリコンフォトニクス集積回路（PIC）は、導波路・変調・検出・結合など複数の光機能を単一のSiチップに統合します。これらのデバイスの製造とパッケージングには、精密な工程の連続が必要です。株式会社ナノシステムズJPではその全工程をエンドツーエンドで提供しています。
SOI基板・導波路パターニング
シリコンオンインシュレータ（SOI）ウェーハは、埋め込みSiO₂クラッドに高屈折率Si導波路コアを提供します。KrFステッパーが最も重要なリソグラフィ工程である導波路層をパターニングします。ICP-RIEでSi導波路を深さ方向にエッチングし、側壁粗さをRMS 2nm以下に維持します。側壁粗さは伝播損失を直接制御し、当社のICP-RIEは標準SOIプラットフォームで2 dB/cm未満を達成しています。
ナノスケールグレーティング・カプラ構造
グレーティングカプラ、フォトニック結晶、サブ波長反射防止グレーティングは100nm以下の寸法を必要とし、Eビームリソグラフィが必須です。GDSファイルからマスクコストなしにEビームダイレクトライトで直接描画でき、100nm以下のSiPho機能の高速な設計反復が可能です。量産では、Eビームマスター + UV-NIL複製でより低コストにサブ波長グレーティングを作製します。アポダイズドグレーティングカプラで光ファイバ-チップ結合損失1 dB未満を実現します。
III-Vレーザ集積 - AuSnバンプ製造
シリコンは発光できないため、InPまたはGaAsレーザーダイオードをSiPho PICにフリップチップボンディングする必要があります。当社はこのボンディングを可能にするウェーハレベルAuSnバンプ（80/20共晶、PVD多層 + リフトオフ）を製造します。フラックスフリーで、表面張力による自己整合がレーザーファセットをSi導波路入口へ引き寄せます（配置精度はパッド設計と実装条件により、約±1µmが目安）。バンプ済みウェーハはお客様の施設またはアセンブリファウンドリでのフリップチップ組立に即対応できる状態で納品します。
TSV・TGV - SiPhoインターポーザ
TSV/TGVを持つSiまたはガラスインターポーザは、SiPho PIC、電子IC（EIC）、パッケージ基板間の電気接続を提供します。当社のDRIE TSV（アスペクト比>50:1）およびTGV（最大510×510mmガラス）は、400G/800G/1.6T光トランシーバ向けコパッケージドオプティクスモジュールの垂直信号ルーティングを実現します。Cuダマシン RDLがチップレット間の信号を2µm以下のライン/スペースでルーティングします。
光学薄膜
SiPhoデバイスの光学クラッドと機能性薄膜：上部クラッドとしてのPECVD SiO₂・SiN、パッシベーション用ALD Al₂O₃、上部クラッド成膜前の平坦化用スパッタSiO₂。高屈折率導波路用TiO₂・Ta₂O₅。低暗電流フォトディテクタ領域用Geエピタキシャル成長。電気光学変調器用PZT圧電薄膜。全成膜プロセスは光学品質に向けて最適化され、成膜後に屈折率・損失を特性評価します。
ステルスダイシング - クリーン導波路ファセット
通常のブレードダイシングは高圧水をウェーハに噴射しますが、導波路ファセットへの水接触は恒久的な結合損失とフォトレジスト汚染を引き起こします。ステルスレーザーダイシングのみがクリーンで乾燥した導波路ファセットを実現できます。レーザーはシリコン内部のみを改質し、表面に水は一切接触しません。ドライで清浄な端面が得られ、グレーティング結合デバイスではダイシング後の処理を最小限にできます。端面結合のファセットは必要に応じて別途仕上げます。
導波路コンバイナ、メタサーフェス、光学素子
導波路コンバイナ・グレーティング
AR/VR導波路ディスプレイコンバイナはナノスケール表面グレーティングを用いて特定の角度で光を導波路に入出力します。Eビームマスター + UV-NIL複製でウェーハスケールの高屈折率グレーティング構造を作製します。高屈折率NILレジスト（n>1.9）により、コンパクトなウェアラブルディスプレイに必要な強い回折効率を実現します。
メタサーフェス平面光学
メタサーフェスレンズとビームステアラーはサブ波長ピラーアレイ（高さ200〜800nm、ピッチ100〜400nm）を使用して光の位相・振幅・偏光を制御します。Eビームリソグラフィでピラーパターンを定義し、ICP-RIEでSi・TiO₂・GaNにエッチングします。用途：コンパクトカメラレンズ、LiDARビームシェーパー、ホログラフィックディスプレイ。
MEMS オプティカルスイッチ・ミラー
データセンター光インターコネクトと可変LiDAR向けMEMSベース光スイッチは、静電アクチュエーション式Siミラーとカンチレバーを使用します。ディープDRIEが懸架ミラー構造を作製し、気密ウェーハボンディングがミラーを真空封止して高Q動作を実現します。AuSnフリップチップでフォトニクスチップとコパッケージドモジュールに集積します。
エンドツーエンドのSiPho加工とコパッケージング
完全なSiPhoプロセススタック
SOI導波路パターニング、グレーティングEビーム、ICP-RIEエッチング、薄膜クラッド、CMP、TSVをすべて専任プロジェクトマネージャーのもとで一貫管理します。
AuSnレーザフリップチップ専門
PVD AuSnバンプ製造と、InP/GaAsレーザーソースのSiPho PICへのフラックスフリーフリップチップボンディング。表面張力による自己整合（約±1µmが目安、条件による）。コパッケージドオプティクス組立に即対応できるAuSnバンプ済みウェーハを納品。
ステルスダイシングでファセットを保護
乾式ステルスレーザーダイシングのみが光導波路ファセットを保護できる唯一のダイシング方法です。標準のブレードダイシングは結合効率を恒久的に低下させます。当社ではSiPhoウェーハにはステルスダイシングを標準採用しています。
TSV + TGVインターポーザ両対応
シリコン（TSV）とガラス（TGV、最大510×510mm）インターポーザの両方に対応。ガラスはSiPhoモジュールで100+ GHzのRF信号に対してより低い誘電損失を提供します。
高量産フォトニクス向けNIL
Eビームマスター + UV-NIL複製により、繰り返しEビーム露光よりも低コストで導波路グレーティング、メタサーフェスレンズ、回折素子の高量産化に対応します。
NDA対応可
フォトニクスデバイスの設計は機密性が高いものです。GDSファイルやプロセス仕様を共有いただく前にNDAを締結いたします。最初のメッセージにその旨をお書き添えください。最初のお問い合わせや見積もりはNDA不要で対応可能です。
プロジェクトを開始しましょう。
1営業日以内を目安にご連絡いたします。
プロセス要件・基板・生産数量をお知らせください。株式会社ナノシステムズJPのエンジニアが1営業日以内を目安にご連絡いたします。詳細見積もりは通常7〜10営業日以内。