TSV - チップスタック内の垂直ワイヤ
TSV（貫通シリコンビア）はシリコンウェーハを完全に貫通する銅充填の垂直チャネルです。ダイ間の最短・最高帯域幅の電気パスを提供し、従来のワイヤボンドやフリップチップバンプを大幅に超える帯域幅密度を実現します。
シリコン表面から平坦化Cu Viaまで
株式会社ナノシステムズJPでは、TSVフローのすべてのステップ（エッチング・ライニング・バリア・めっき・研磨）を専任プロジェクトマネージャーのもとで一つのプロジェクトとして管理します。工程間の再見積もりはありません。
高アスペクト比DRIEエッチング
DRIE Boschプロセス（SF₆/C₄F₈交互サイクル）。SiO₂ハードマスクに対するSiの選択比 >100:1。アスペクト比50:1、深さ>100µm。スキャロップ<100nm。側壁89〜90°。モニターウェーハでSEM QC。
誘電体ライナー成膜
露出したシリコン側壁と底部をコンフォーマルな誘電体層で電気的に絶縁します。PECVD SiO₂（PE-TEOS）：主要ライナー材料、400°C以下、高ステップカバレッジ、ピンホールフリー。狭Via向けにALD Al₂O₃オプションも対応（ほぼ100%ステップカバレッジ）。TEM/エリプソメトリーQC。
バリア・シード層成膜
銅はシリコン中を室温でも速く拡散し、活性領域に達するとデバイス特性を劣化させます。拡散バリア層（TiNまたはTa、TiW/Tiも対応）でCu拡散をブロック。スパッタCuシード（iPVD/コリメーテッド）。4端子法QC。
Cu電解めっきによる全充填・アニール
スーパーフィル（ボトムアップ）添加剤ケミストリー（アクセラレータ・サプレッサー・レベラー）によるCu全充填。アニール（~400°C N₂）で結晶粒の安定化・応力緩和・低ウェーハ反り。充填状態はSEM断面で確認。
CMP 終点制御平坦化
Cu CMPで電解めっきオーバーバーデンを除去し、バリア層で正確に停止してウェーハ表面を平坦化します。渦電流または光学終点検出でバリア層上で停止。トポグラフィ<5nm。反り測定。ディッシング／エロージョンQC。プロセスデータシート付き。
先端パッケージングスタック内のTSV
TSV製造は単独のステップではありません。ウェーハレベルデバイス処理と後工程の先端パッケージングの間に位置する大きなフローの一部です。TSV集積タイミングの3種類すべてに対応します。
株式会社ナノシステムズJPでは、TSV製造をDRIEエッチングからCMP平坦化までの完全プログラムとして提供します。集積タイミングのアプローチは、デバイスアーキテクチャ・熱予算・設計フレキシビリティ要件に応じて選択します。
ビアファースト（Via-First）
CMOSフロントエンドの前にTSVをエッチング・充填。最高Via密度（最小ピッチ）。高温アニール可能。トランジスタ製造前に実施するため設計の自由度が高い。ビアファーストのビアは前工程の熱処理に耐える必要があるため、通常は銅ではなくドープトポリシリコンまたはタングステンで充填します。
ビアミドル（Via-Middle）
トランジスタ後・BEOLメタル層前に形成。最も一般的なアプローチ。400°C以下アニール。メモリ・ミックスドシグナルデバイス向けに広く採用。
ビアラスト（Via-Last）
全BEOLメタル層完成後にエッチング・充填。最大設計フレキシビリティ。Via位置はBEOL設計に制約されない。インターポーザ・MEMS+CMOS向け。300°C以下アニール。
完全TSV製造仕様
| パラメータ | 仕様 / 範囲 | 備考 |
|---|---|---|
| Viaエッチング方式 | DRIE Boschプロセス | SF₆/C₄F₈交互サイクル |
| アスペクト比（深さ:幅） | >50:1 | 深さ>100µm、幅~3µmから |
| Via深さ | 最大>100µm | 貫通ウェーハまたはブラインドVia |
| 側壁角度 | 89〜90°（ほぼ垂直） | Boschスキャロップ振幅<100nm |
| ハードマスク | SiO₂ | Siに対して>100:1選択性 |
| 誘電体ライナー（標準） | PECVD SiO₂（PE-TEOS） | 高ステップカバレッジ、<400°C |
| 誘電体ライナー（コンフォーマル） | ALD Al₂O₃ | 狭Via向けほぼ100%ステップカバレッジ |
| 拡散バリア | TiN · Ta · TiW · Ti | Si/酸化物へのCu拡散を防止 |
| Cuシード層 | スパッタPVD | 深Via向けイオン化PVD/コリメーテッド |
| Cu充填方式 | 電解めっき、スーパーフィル | ボトムアップ充填、添加剤ケミストリー |
| 充填品質 | 全充填 | 断面SEM確認 |
| めっき後アニール | ~400°C、N₂雰囲気 | 結晶粒の安定化、応力緩和 |
| CMP終点 | 渦電流 / 光学 | バリア層で停止 |
| CMP後トポグラフィ | <5nm ステップ高さ | ディッシングとエロージョンを測定 |
| ウェーハサイズ | 2インチ〜12インチ（300mm） | 全標準ウェーハ径対応 |
| Via集積タイミング | ビアファースト · ビアミドル · ビアラスト | プロセスフロー依存 |
TSVが今日使われている用途
3D-IC HBMメモリスタッキング
HBM2/HBM3のTSVアレイでDRAM層をロジックダイに接続。AI加速器・HPC・ネットワーキング向け高帯域幅メモリ。ビアミドル・DRAMスタッキング・AI加速器対応。
2.5Dシリコンインターポーザ
SiインターポーザのTSVがCPU/GPUとHBM間の高密度配線を実現。チップレット統合。チップレット配線（CoWoS型2.5Dインターポーザ）。ビアラスト・チップレット配線。
MEMS-on-CMOS集積
MEMSセンサーダイとCMOS ASICをTSVで直接接続。インターコネクト長最小化・ワイヤボンドなし。AR/VR・車載IMU向け。ビアラスト・MEMS IMU対応。
シリコンフォトニクスインターポーザ
コパッケージドオプティクス向けSiフォトニクスインターポーザ。電子ダイとフォトニクスダイ間の電気信号ルーティング。800G/1.6Tデータセンター向け。
裏面照射型イメージセンサー（BSI）
BSIセンサーのTSVでフロント側CMOS読み出し回路と裏面照射画素を接続。スマートフォン・LiDAR受信機向け。ビアラスト・BSI・CMOS読み出し対応。
RF同軸TSV構造
RF MEMSとミリ波パッケージング向けの同軸Via構造。中央信号Via周囲にグランドViaを配置。5G/6G FEM・mmWave ADASレーダー対応。
当社のTSV能力が異なる理由
5ステップすべてを1プロジェクトで - 再見積もりなし
DRIEエッチング・PECVD/ALDライナー・バリア/シードスパッタ・Cu電解めっき・CMPを一つのプロジェクトとして管理します。ステップ間の再見積もりはありません。
50:1アスペクト比 - 業界最高水準
多くのMEMSスケールファウンドリはDRIEアスペクト比を20:1または25:1に制限しています。当社の50:1+能力は薄型ウェーハへの真のウェーハ貫通TSVを実現します。
CMP前のSEM充填状態を確認
CMPの前に代表的なViaのSEM断面検査を実施し、充填状態を確認してから次工程へ進みます。検査の頻度と基準は案件ごとに取り決めます。
TSV + 露出 + RDLを1プロジェクトで
TSV製造はめったに単独のステップではありません。TSVリビール（バックグラインド+エッチ+パッシベーション+CMP）とRDL製造を同一プロジェクトで調整します。
ビアファースト・ミドル・ラスト全対応
3種類のTSV集積タイミングアプローチすべてに対応。デバイスアーキテクチャ・熱予算・タイムラインに合わせてプロセス条件を調整します。
1枚からプロトタイプ - 最低ロットサイズなし
量産にコミットする前に単一エンジニアリングウェーハでVia深さ・充填品質・ライナー完全性・CMP終点を最適化できます。
問い合わせ前にビアを確認する
ビア径、深さ、充填種別を入力すると、標準範囲に対するアスペクト比が表示されます：Cu全充填は約10:1まで、ライニングは約15:1まで、最小径約5 µm。厚基板は両面加工ルート。案件ごとに確認します。
プロジェクトを開始しましょう。
1営業日以内を目安にご連絡いたします。
TSV要件・ウェーハサイズ・集積タイミング・生産数量をお知らせください。エンジニアが1営業日以内を目安にご連絡いたします。