TSV（貫通シリコンビア）はシリコンウェーハを完全に貫通する銅充填の垂直チャネルです。ダイ間の最短・最高帯域幅の電気パスを提供し、従来のワイヤボンドやフリップチップバンプを大幅に超える帯域幅密度を実現します。
株式会社ナノシステムズJPでは、TSVフローのすべてのステップ（エッチング・ライニング・バリア・めっき・研磨）を同一施設で実施します。再見積もりなし、転送遅延なし、プロセスインターフェースリスクなし。
DRIE Boschプロセス（SF₆/C₄F₈交互サイクル）。SiO₂ハードマスクで最大選択性。アスペクト比50:1、深さ>100µm。スキャロップ<100nm。側壁89〜90°。モニターウェーハでSEM QC。
露出したシリコン側壁と底部を共形誘電体層で電気的に絶縁します。PECVD SiO₂（PE-TEOS）：主要ライナー材料、400°C以下、高ステップカバレッジ、低比誘電率、ピンホールフリー。狭Via向けにALD Al₂O₃オプションも対応（ほぼ100%ステップカバレッジ）。TEM/エリプソメトリーQC。
銅はシリコン中の高速拡散元素で、接触後数時間以内にトランジスタに到達します。拡散バリア層（TiNまたはTa、TiW/Tiも対応）でCu拡散をブロック。スパッタCuシード（iPVD/コリメーテッド）50〜200nm。4端子法QC。
スーパーフィル（ボトムアップ）添加剤ケミストリー（アクセラレータ・サプレッサー・レベラー）によるボイドフリーCu充填。アニール（~400°C N₂）で粒子安定化・応力緩和・低ウェーハ反り。SEM確認済みボイドフリー。
Cu CMPで電解めっきオーバーバーデンを除去し、バリア層で精確に停止してウェーハ表面を平坦化します。渦電流または光学終点検出でバリア層上で停止。トポグラフィ<5nm。反り測定。皿状化/侵食QC。プロセスデータシート付き。
TSV製造は単独のステップではありません。ウェーハレベルデバイス処理と後工程の先端パッケージングの間に位置する大きなフローの一部です。TSV集積タイミングの3種類すべてに対応します。
株式会社ナノシステムズJPでは、TSV製造をDRIEエッチングからCMPプラナライゼーションまでの完全プログラムとして提供します。集積タイミングのアプローチは、デバイスアーキテクチャ・熱予算・設計フレキシビリティ要件に応じて選択します。
CMOSフロントエンドの前にTSVをエッチング・充填。最高Via密度（最小ピッチ）。高温アニール可能。トランジスタ製造前に実施するため設計の自由度が高い。
トランジスタ後・BEOLメタル層前に形成。最も一般的なアプローチ。400°C以下アニール。メモリ・混在信号デバイス向けに広く採用。
全BEOLメタル層完成後にエッチング・充填。最大設計フレキシビリティ。Via位置はBEOL設計に制約されない。インターポーザ・MEMS+CMOS向け。300°C以下アニール。
| パラメータ | 仕様 / 範囲 | 備考 |
|---|---|---|
| Viaエッチング方式 | DRIE Boschプロセス | SF₆/C₄F₈交互サイクル |
| アスペクト比（深さ:幅） | >50:1 | 深さ>100µm、幅~3µmから |
| Via深さ | 最大>100µm | 貫通ウェーハまたはブラインドVia |
| 側壁角度 | 89〜90°（ほぼ垂直） | Boschスキャロップ振幅<100nm |
| ハードマスク | SiO₂ | Siに対して>100:1選択性 |
| 誘電体ライナー（標準） | PECVD SiO₂（PE-TEOS） | 高ステップカバレッジ、<400°C |
| 誘電体ライナー（共形） | ALD Al₂O₃ | 狭Via向けほぼ100%ステップカバレッジ |
| 拡散バリア | TiN · Ta · TiW · Ti | Si/酸化物へのCu拡散を防止 |
| Cuシード層 | スパッタPVD | 深Via向けイオン化PVD/コリメーテッド |
| Cu充填方式 | 電解めっき、スーパーフィル | ボトムアップ充填、添加剤ケミストリー |
| 充填品質 | ボイドフリー | 断面SEM確認 |
| めっき後アニール | ~400°C、N₂雰囲気 | 粒子安定化、応力緩和 |
| CMP終点 | 渦電流 / 光学 | バリア層で停止 |
| CMP後トポグラフィ | <5nm ステップ高さ | 皿状化と侵食を測定 |
| ウェーハサイズ | 2インチ〜12インチ（300mm） | 全標準ウェーハ径対応 |
| Via集積タイミング | ビアファースト · ビアミドル · ビアラスト | プロセスフロー依存 |
HBM2/HBM3のTSVアレイでDRAM層をロジックダイに接続。AI加速器・HPC・ネットワーキング向け高帯域幅メモリ。ビアミドル・DRAMスタッキング・AI加速器対応。
SiインターポーザのTSVがCPU/GPUとHBM間の高密度配線を実現。チップレット統合。CoWoS・EMIB・SoIC対応。ビアラスト・チップレット配線。
MEMSセンサーダイとCMOS ASICをTSVで直接接続。インターコネクト長最小化・ワイヤボンドなし。AR/VR・車載IMU向け。ビアラスト・MEMS IMU対応。
コパッケージドオプティクス向けSiフォトニクスインターポーザ。電子ダイとフォトニクスダイ間の電気信号ルーティング。400G〜1.6Tデータセンター向け。
BSIセンサーのTSVでフロント側CMOS読み出し回路と裏面照射画素を接続。スマートフォン・LiDAR受信機向け。ビアラスト・BSI・CMOS読み出し対応。
RF MEMSとミリ波パッケージング向けの同軸Via構造。中央信号Via周囲にグランドViaを配置。5G/6G FEM・mmWave ADASレーダー対応。
DRIEエッチング・PECVD/ALDライナー・バリア/シードスパッタ・Cu電解めっき・CMPを同一施設で実施。ステップ間の再見積もりなし、転送遅延なし。
多くのMEMSスケールファウンドリはDRIEアスペクト比を20:1または25:1に制限しています。当社の50:1+能力は薄型ウェーハへの真のウェーハ貫通TSVを実現します。
量産ロットはCMPの前に代表的なViaのSEM断面検査を実施。ボイドフリーを確認してから次工程へ。驚きなし。
TSV製造はめったに単独のステップではありません。TSV露出（バックグラインド+エッチ+パッシベーション+CMP）とRDL製造を同一プロジェクトで調整します。
3種類のTSV集積タイミングアプローチすべてに対応。デバイスアーキテクチャ・熱予算・タイムラインに合わせてプロセス条件を調整します。
量産にコミットする前に単一エンジニアリングウェーハでVia深さ・充填品質・ライナー完全性・CMP終点を最適化できます。
TSV要件・ウェーハサイズ・集積タイミング・生産数量をお知らせください。エンジニアが1営業日以内にご返信いたします。