2.5D・3D インターポーザーパッケージングのフルスタック - TSV、TGV、RDL、ハイブリッドボンディング、マイクロバンプを純粋なファウンドリとして提供。試作から量産まで、1枚のウェーハから対応可能です。
次世代AIアクセラレーター - GPUからカスタムTPUまで - はすべて、ロジックダイとHBMメモリスタックを接続する高密度シリコンインターポーザーを必要とします。しかし、大手OSATはリードタイムが長く、最低発注量が多く、開発ロットへの対応が限られています。AI半導体のスタートアップや量産スケーリング企業にとって、これは製品サイクルの最も重要なフェーズ（ファーストシリコン検証と初期量産ランプ）での数ヶ月の遅延を意味します。
純粋なファウンドリとして、株式会社ナノシステムズJPは専任プロジェクトマネージャーのもとでインターポーザー全プロセスフローを一元管理します。フォトマスク調達からTSV/TGVエッチング、銅充填、RDLパターニング、ハイブリッドボンディングまで、バンプ形成済みウェーハの納品まで対応。最低発注数量なし。開発ロットは1枚のウェーハから受け付け、7〜10営業日以内に技術見積もりを提供、初回問い合わせから相互NDA保護が可能です。
GPU/HBM統合、チップレットアーキテクチャ、最高密度のインターコネクトを必要とする高帯域幅コンピューティング用途向け。
DRIEボッシュプロセスによる高アスペクト比シリコン貫通ビア。共形誘電体絶縁、Ti/Cuバリア・シード成膜、ボイドフリーのボトムアップ銅電気めっきを含む完全なプロセスフロー。
完全なビアラスト露出プロセス：キャリアウェーハへの仮接合、目標厚みまでのバックグラインド、ドライエッチングによるCu露出、誘電体成膜と最終CMP。
シングル・ダブルCuダマシンプロセスによる再配線層パターニング。ポリマーパッシベーション層付き。ダイとTSVアレイ間のファインピッチファンアウトルーティングを実現。
最高密度の3Dダイスタッキングのための誘電体-誘電体・金属-金属Cu-Cu接合。10µm以下、将来的にはサブ1µmのインターコネクトピッチを実現。
優れたRF絶縁性、調整可能なCTE、光学的透明性、またはパネルレベルのコスト経済性が求められる用途向け。
4種類のプロファイル（砂時計型、ストレート、テーパー、ブラインド）に対応したガラス貫通ビア形成。インターコネクトと成膜要件に合わせて最適なプロファイルを選択可能。
共形Cu被覆（信号配線用薄膜ライニング）と完全ボイドフリーCu充填（電源供給・熱パス用ソリッドプラグ）の両方に対応。バリア・シードはPVDで成膜。
Gen.4（730×920mm）までのガラス基板をパネルスケールで処理。300mmシリコンウェーハと比較して5〜8倍のインターポーザー数を実現し、インターポーザー単価のコスト構造を根本的に変えます。
2つのインターポーザープラットフォーム、1つのファウンドリ。用途に適した基板選択をサポートし、両方のプロトタイプ製造も可能です。
| 特性 | シリコンインターポーザー | ガラスインターポーザー |
|---|---|---|
| 最適用途 | AI/HPC、HBM、チップレット | RF/mmWave、フォトニクス、AiP |
| ビア技術 | TSV (DRIE) | TGV (レーザー / エッチング) |
| 最大アスペクト比 | >50:1 | 最大 10:1 |
| 最小ビア径 | 5 µm | 20 µm |
| RF損失正接 | 高 (半導体) | 非常に低 (絶縁体) |
| CTE | ~2.6 ppm/°C (固定) | 3〜9 ppm/°C (調整可能) |
| 光学透明性 | 不透明 | 透明 (可視光・近赤外線) |
| 最大基板サイズ | 300mmウェーハ | 730×920mmパネル (Gen.4) |
| 量産時コスト | 高 (ウェーハレベル) | 低 (パネルレベル) |
| 接合オプション | ハイブリッドCu-Cu、共晶 | 陽極接合、共晶、直接接合 |
シリコンインターポーザー ビアプロセス
| エッチング方式 | DRIE（ボッシュプロセス） |
| アスペクト比 | >50:1 |
| ビア径 | 5〜100 µm |
| ビア深さ | >100 µm |
| 誘電体ライナー | PECVD SiO₂ · Al₂O₃ ALD |
| バリア / シード | Ti/Cu PVD（TaN/Taオプション） |
| Cu充填 | ボイドフリー電気めっき |
| CMPディッシング | <0.5 µm 標準 |
| ウェーハサイズ | 100mm〜300mm |
ガラスインターポーザー ビアプロセス
| ビア形成 | レーザー / ウェットエッチング |
| アスペクト比 | 最大 10:1 |
| 最小ビア径 | 20 µm |
| ビアプロファイル | 砂時計型 · ストレート · テーパー · ブラインド |
| Cu充填モード | 共形 · 完全ボイドフリー充填 |
| CTE範囲 | 3〜9 ppm/°C（調整可能） |
| パネルサイズ | 730×920mmまで（Gen.4） |
| ウェーハサイズ | 100mm〜300mm |
| 接合オプション | 陽極接合 · 共晶 · 直接接合 |
最低発注数量なし。1枚の開発ウェーハから開始し、準備ができたら量産へスケールアップ。
エンジニアが設計を確認し、プロセスフロー・スケジュール・価格を含む詳細見積もりを7〜10営業日以内にご提供。
専任プロジェクトマネージャーがすべてのプロセスを一元管理。複数ベンダーの調整コストなし。
設計データ共有前に相互NDA締結。すべてのIPを機密として取り扱い、完全なトレーサビリティを確保。
AIアクセラレーターロジックダイとHBMメモリスタックを接続するシリコンインターポーザー。高密度TSVアレイで次世代トレーニング・推論チップに必要な帯域幅を実現。
特定AIワークロード向けカスタムシリコンを設計するスタートアップや大手テック企業に、開発ロット対応・高速イテレーション・スケールアップ時のプロセス変更なしのパッケージングパートナーを提供。
RFフロントエンドモジュールおよびシリコンフォトニクストランシーバーのガラスインターポーザー。データセンター接続向け低損失基板。
シリコンインターポーザーを介したロジックダイとのスタックDRAM統合。ファインピッチマイクロバンプと高密度TSVがAIワークロードに必要なメモリ帯域幅を提供。
1つのインターポーザー上に異なるプロセスノードを統合したマルチダイ構成。帯域幅とRF要件に応じてシリコン・ガラス両オプション対応。
大学研究機関やR&Dラボ向け。量産OSATでは対応困難なシングルウェーハプロトタイプ製造と高いプロセス柔軟性を提供。
GDS、プロセス仕様書、コンセプトスケッチなど何でもお送りください。エンジニアが直接確認し、プロセスフロー・スケジュール・価格を含む詳細な技術見積もりをご提供します。
📧 sales@nanosystemsjp.co.jp
🔒 データ転送前に相互NDA締結可能
📋 すべての設計データは機密として取り扱います
⏱ 1営業日以内に返信 · 詳細見積もりは7〜10営業日以内