3Dシリコンキャパシタ

シリコンキャパシタ試作:
深掘りトレンチ・3D MIM

シリコンそのものに作り込むキャパシタ:深掘りトレンチ、コンフォーマルな誘電体と電極の積層、コンタクト、薄化、終端処理。当社が日常的に運用するモジュールを組み合わせたプロセス開発プログラムとして提供します。トレンチ形状、誘電体、層数は設計レビューでお客様と決定し、設計が実現する容量、リーク、絶縁破壊は事前に約束するのではなく、初回開発ロットで確定します。

シリコン深掘りエッチング →

Bosch DRIEトレンチ熱SiO₂・ONO・ALD高誘電率膜ポリSi・TiN電極ワイヤボンド・フリップチップ・埋込開発ロット1枚から特性値は測定で確定
1枚
開発ロット
最低数量
6
プロセスモジュール
一つのプログラムで
3
構造の種類:
MOS・MIM・多層
初回ロット
容量とリークを
確定する段階
シリコンにキャパシタを作る理由

薄く、ダイの近くに置け、バイアスと温度に対して安定な容量

セラミックチップキャパシタはバルク容量の役割を担い続けます。シリコンに形成するキャパシタは、DCバイアスで容量が落ちてはならない場合、埋込や積層ができる薄さが必要な場合、ダイの隣に置くことでインダクタンスを最小にしたい場合に選ばれます。

Cross-section of a deep-trench silicon capacitor Deep trenches etched into a doped silicon substrate, lined with a thin dielectric and filled with a top electrode that also covers the surface. A front pad contacts the top electrode and backside metal contacts the substrate. Top pad terminal on the front Top electrode doped poly-Si or ALD TiN Dielectric SiO₂, ONO or ALD high-k Deep trench width per design depth per design Doped Si substrate bottom electrode Backside metal terminal on the back

深掘りトレンチキャパシタの模式断面図:下部電極となるドープ基板、トレンチ壁面の誘電体、トレンチを充填する上部電極、表裏の端子。縮尺不同。寸法は設計ごとに決定します。

01

シリコンキャパシタの特長

DCバイアス下でほぼ一定の容量、小さな温度ドリフト、圧電ノイズなし、薄いダイ、負荷から数µmの位置に置ける端子。代償はµFあたりのコストで、バルク容量ではセラミックが有利です。

02

当社の提供内容

カタログ品ではなくプロセス開発プログラムです。深掘りエッチング、誘電体と電極の成膜、メタライゼーション、薄化、ダイシングを一つのフローにまとめ、目標値、フットプリント、電圧、終端に合わせて開発し、初回ロットの測定結果を報告します。

03

約束しないこと

ロットを流す前の、保証された容量密度、電圧定格、信頼性の数値。これらは形状、誘電体、層数の結果であり、開発ロットの測定で確定します。

04

始め方

目標値、フットプリント、動作電圧、実装方法があれば、1営業日以内を目安に実現可能性を回答します。初回連絡にGDSは不要です。

概要

シリコンキャパシタ試作: 深掘りトレンチ・3D MIM

対応範囲と仕様の選択肢です。各値は案件ごとに見積書で確定します。

1枚
開発ロット 最低数量
6
プロセスモジュール 一つのプログラムで
3
構造の種類: MOS・MIM・多層
初回ロット
容量とリークを 確定する段階
Bosch DRIEトレンチ
熱SiO₂・ONO・ALD高誘電率膜
ポリSi・TiN電極
ワイヤボンド・フリップチップ・埋込
開発ロット1枚から
特性値は測定で確定
キャパシタ構造

3つの構造

電圧、目標密度、熱バジェットに応じて設計レビューで選定します。開発ウェーハには複数の構造を載せられます。

🔬

トレンチMOSキャパシタ

高濃度ドープシリコンを下部電極、熱SiO₂またはONO積層を誘電体、ドープポリシリコンをトレンチ充填とする高温プロセスの構造。最も清浄な誘電体界面。電圧余裕と長期安定性で選ばれます。

⚙️

トレンチMIMキャパシタ

ALDでトレンチ壁面に全積層を形成:TiN、高誘電率膜(Al₂O₃、HfO₂、ZrO₂または積層)、再びTiN。低い熱バジェットと層あたり最高の密度。ダイ近傍の低電圧デカップリングで選ばれます。

🧪

多層MIM積層

同一トレンチ内で誘電体と電極の対を繰り返し、アレイ端で交互の電極を接続することで、追加層が最初の層と並列に働きます。フットプリントあたりの容量が最重要の場合に選択。層数は開発項目です。

📐

広トレンチMIS+銅電極

幅広トレンチにALD誘電体、バリア、シード、銅めっき。控えめな面積増加、厚い銅による低い直列抵抗、評価サンプルへの最短ルート。

🧩

設計の要素

フットプリントあたりの容量は、層数、トレンチが加える壁面積、誘電率/膜厚に比例します。トレンチ深さとピッチが面積増加を、誘電体が電圧に対する密度を決め、積層が結果を倍増させます。

🔩

値の決め方

設計レビューで形状と膜定数から値を推定し、推定であることを明示します。初回開発ロットで測定し、以降のロットはその測定に対して調整します。

設計の要素

容量をどう設計するか

Three levers for capacitance density Three cross-sections compare a planar capacitor, a deep-trench array with ten to twenty times more electrode area in the same footprint, and a two-layer stack that doubles the capacitance again. Planar area = footprint 1× Deep trenches area = footprint + trench walls many × (per geometry) Two-layer stack electrodes in parallel ×2 capacitance ≈ layers × wall area × k / dielectric thickness

模式図:平面の面積、深掘りトレンチが加える壁面積、並列に働く2層積層。倍率はトレンチ深さ、ピッチ、層数に依存し、設計ごとに推定します。

プロセスフロー

ベアウェーハから試験済みキャパシタダイまで

6つのモジュールを順に。各モジュールはこのサイトに専用ページがあります。エッチングが面積を、トレンチ内の膜が値と電圧クラスを、後工程が実装方法を決めます。同じフローでトレンチのみの評価ウェーハも製作できます。

Deep-trench capacitor process flow cross-sections Six-step cross-section sequence: trench patterning and deep etch through a hard mask, cleaning and sidewall smoothing, conformal dielectric, electrode fill, contacts and pads with passivation, then thinning, backside metal or bumps, test and dicing. 1 Pattern and deep etch Hard mask and lithography, then Bosch DRIE to the target depth. Width and depth per design. hard mask 2 Clean and smooth Etch residue removed and sidewall scallops smoothed, so the dielectric sees a clean, even surface. mask stripped, walls smoothed 3 Dielectric Thermal SiO₂, ONO or ALD high-k (Al₂O₃, HfO₂, ZrO₂), conformal to the bottom of every trench. conformal dielectric 4 Electrode Doped poly-Si or ALD TiN fills the trench and covers the field. Steps 3 and 4 repeat for multi-layer. electrode fill and field layer 5 Contacts, pads, passivation Electrode patterning, contact metal (Al, Ti/Au or Cu), pads, and passivation with pad openings. pad opening in passivation 6 Thin, terminate, test, dice Backgrind to the target thickness, backside metal or bumps, C-V and leakage test at wafer level, then dicing. bump or backside metal dicing streets

模式図(縮尺不同)。パターニングと深掘りエッチング、洗浄と平滑化、誘電体、電極、コンタクトとパッド、薄化・終端・試験・ダイシング。寸法、膜、層数は設計ごとに決定します。

プロセスモジュール
01パターニングと深掘り02洗浄と平滑化03誘電体04電極05コンタクトとパッド06後工程
  1. 01パターニングと深掘りハードマスク、リソグラフィ、目標深さまでのBosch DRIE。シリコン深掘りエッチング参照。
  2. 02洗浄と平滑化残渣除去と側壁平滑化。誘電体が清浄で均一な表面に成膜されるように。
  3. 03誘電体熱SiO₂、ONO、またはALD高誘電率膜。全トレンチの底までコンフォーマルに。ALDコーティング参照。
  4. 04電極ドープポリシリコン、ALD TiN、または広トレンチ向けのバリア・シード上の銅。多層積層では工程3と4を繰り返し。
  5. 05コンタクトとパッド電極パターニング、コンタクト金属、パッド開口付きパッシベーション。ウェーハメタライゼーション参照。
  6. 06後工程必要に応じキャリア上で薄化、裏面金属またはバンプ、ウェーハレベル電気試験、ダイシング。ウェーハ薄化・UBM参照。
納品形態

実装方法に合わせた納品

終端と厚さは後続の実装工程に合わせて選定します。

Four delivery formats for silicon capacitors A wire-bonded bare die on a substrate, a flip-chip die on bumps, a thin die embedded inside a laminate substrate with vias to routing layers, and capacitor cells built into a silicon interposer next to through-silicon vias under a chip. Bare die wire bond, backside metal Flip-chip AuSn, Cu pillar or Au bumps Thin die for embedding thinned on carrier Cells in a Si interposer next to TSVs and RDL

模式図:ワイヤボンドパッドと裏面金属のベアダイ、バンプ付きフリップチップダイ、埋込用薄ダイ、TSVとRDLの隣に置くシリコンインターポーザ内のキャパシタセル。

01

ベアダイ

表面のワイヤボンドパッドと裏面金属。ハイブリッドモジュール、サブマウント、評価向け。

02

フリップチップダイ

AuSn、SnAgキャップ付きCuピラー、またはAuバンプ付きUBM。両端子を表面に。フォトニクス・RFモジュール、インターポーザ、パッケージ基板向け。UBM参照。

03

埋込用薄ダイ

キャリア上で薄化し、基板ビルドアップに合わせた端子。プロセッサ隣接の埋込キャパシタ向け。ウェーハ薄化参照。

04

シリコンインターポーザ内のセル

インターポーザの未使用領域に、TSVとRDLの隣に配置するデカップリングセル。インターポーザと同一ウェーハ上。インターポーザ参照。

電気試験・特性評価

初回ロットで報告する内容

キャパシタプログラムは図面ではなく測定値で判断されます。試験計画は設計レビューで合意し、その結果を納品物に含めます。

測定範囲備考
容量-バイアス特性(C-V)ウェーハレベル、ウェーハマップ付き開発ロットの標準
リーク電流と絶縁破壊電圧ウェーハレベル、合意した抜き取り開発ロットの標準
容量-温度特性取り決めにより範囲と測定点は見積書で定義
断面SEMトレンチ深さ、誘電体と電極の被覆開発ロットの標準
信頼性(TDDB、HAST)取り決めにより別途の試験プログラム
バンプ付きダイのRF評価取り決めにより治具と方法は案件ごとに定義
プログラムパラメータ

設計レビューで決める事項

以下はいずれも仕様値ではありません。ロット前にお客様と選択し、ロットの測定で確認する事項です。

項目選択肢と決め方
基板高濃度ドープシリコン。プログラムで調達またはお客様支給。抵抗率は下部電極として選定
ウェーハサイズ100〜200 mmを標準。その他の形態は検討
トレンチ形状ホール、スロット、分割スロット。幅、ピッチ、深さ、アレイ方向は設計ごとに決め、断面で確認
アスペクト比選択した電極充填ルートで決まる。エッチング自体はシリコン深掘りエッチングのページ参照
誘電体熱SiO₂、ONO、ALD Al₂O₃・HfO₂・ZrO₂と積層。膜厚は電圧クラスに合わせて
電極in-situドープポリシリコン、ALD TiN、広トレンチ向けのバリア・シード上の銅
層数MIM 1層を出発点とし、追加層は開発工程として
コンタクト金属と終端Al、Ti/Au、Cuパッド。裏面金属。AuSn、SnAgキャップ付きCuピラー、AuバンプのUBM
最終厚さ実装方法に応じて。必要に応じキャリア上で薄化
納品合意した工程段階のウェーハ、ダイシング済みダイ、クーポン。ウェーハマップと断面報告付き
ロットサイズ1枚から。プロセス確定後は同一フローでパイロットロット
用途

3Dシリコンキャパシタが使われる場面

🔬

AI・HPC電源供給

アクセラレータやスイッチダイに近接するシリコンインターポーザ、ブリッジダイ、パッケージ基板内のデカップリングセル。AI・HPCパッケージング参照。

⚙️

集積電圧レギュレータ

セラミック部品が収まらない、プロセッサの下や隣のスイッチングレギュレータ・パワーステージ向けの低インダクタンスキャパシタ。

🧪

シリコンフォトニクス・RFモジュール

トランシーバやレーザーモジュール内のバイアス回路、DCブロック、広帯域デカップリング。AuSn対応またはAu終端。シリコンフォトニクス参照。

📐

高温・車載・医療

バイアスと温度に対して値を保ち、圧電ノイズのない容量。センサーフロントエンドや過酷環境の試作向け。

🧩

チップレット・カスタムASIC

カタログのフットプリントではなくダイレイアウトに合わせたパッケージレベルの容量。

🔩

研究・プロセス評価

3Dキャパシタとマイクロエネルギー貯蔵の研究、実際の高アスペクト比構造でのALD・エッチング開発、計測用の基準トレンチウェーハ。テストウェーハ参照。

プログラムの始め方

実現可能性レビューに送っていただきたい情報

項目あると助かる情報
目標ダイあたりの容量と必要な公差。初回ロットで幅を許容できるか
形状フットプリントと最大ダイ厚
電圧動作電圧と最大電圧
周波数周波数帯域、または分かればインダクタンスと抵抗の目標
実装ワイヤボンド、フリップチップ、埋込のいずれかと相手部品
数量と納期開発ロットの数量、パイロットの見込み、希望スケジュール。あればGDSまたはスケッチ
よくあるご質問

発注前に確認されることの多い質問

容量値を保証できますか?

ロットを流す前には保証しません。設計レビューで形状と膜定数から値を推定し、推定であることを明示します。初回開発ロットで測定し、以降のロットはその測定に対して調整します。

レイアウトの支給は必要ですか?

いいえ。目標値、フットプリント、電圧、終端があればセルアレイをお客様と設計できます。お客様のGDSも製造性レビュー後に流せます。

TSVプログラムとの違いは?

深掘りエッチングは共通です。銅ビアの代わりにトレンチをキャパシタ積層でライニングし、貫通させずに残すため、ウェーハは後工程まで元の厚さを保ちます。

シリコンキャパシタの納入実績はありますか?

他のプログラムで運用している深掘りエッチング、熱酸化・ALD誘電体、ポリシリコン・TiN電極、メタライゼーション、薄化、ダイシングの各モジュールを組み合わせたプロセス開発プログラムとして提供します。お客様の設計に対する数値は初回ロットで確定し、そのように見積もります。

関連サービス

シリコン深掘りエッチング:この案件と組み合わせることが多い工程です。

ページを見る →

プロジェクトを開始しましょう。
1営業日以内を目安にご連絡いたします。

プロセス要件・基板・生産数量をお知らせください。株式会社ナノシステムズJPのエンジニアが1営業日以内を目安にご連絡いたします。詳細見積もりは通常7〜10営業日以内。

円滑な技術検討のため、以下の情報をお知らせください。
基板材料・サイズ  ·  対象プロセス  ·  数量  ·  スケジュール  ·  設計ファイル(初回は不要)

sales@nanosystemsjp.co.jp · +81-3-5288-5569 · NDA対応可 · 全データ厳重管理

このプロセスについてご相談ですか?
1営業日以内に技術担当者が対応。NDA締結も可能です。
お見積もり依頼 →
テクニカルAI - ナノシステムズJP
AIアシスタント・即時回答
会話の内容は、担当者からのフォローアップのため当社の記録として保存されます。プライバシーポリシー